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Philippe Maurine

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Google Scholar : https://scholar.google.fr/citations?hl=fr&user=VduRIsgAAAAJ&view_op=list_works&sortby=pubdate
IdRef : 144880717
0000-0002-9706-5710
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943126

	Delay Bounds Based Constraint Distribution Method Alexandre Verle , Xavier Michel , Philippe Maurine , Nadine Azemard , Daniel Auvergne IEE Proceedings - Computers and Digital Techniques (1994-2006), 2005, 152 (6), pp.765-770. ⟨10.1049/ip-cdt:20050026⟩ Article dans une revue lirmm-00105370v1

	Low Power Oriented CMOS Circuit Optimization Protocol Alexandre Verle , Xavier Michel , Nadine Azemard , Philippe Maurine , Daniel Auvergne DATE 2005 - 8th Design, Automation and Test in Europe Conference and Exhibition, Mar 2005, Munich, Germany. pp.640-645, ⟨10.1109/DATE.2005.202⟩ Communication dans un congrès lirmm-00106452v1
	Protocole d'Optimisation de Circuit CMOS Orienté Basse Puissance Alexandre Verle , Xavier Michel , Philippe Maurine , Nadine Azemard FTFC: Faible Tension - Faible Consommation, May 2005, Paris, France. pp.17-22 Communication dans un congrès lirmm-00106002v1
	Optimization Protocol Based on Performance Metric Xavier Michel , Alexandre Verle , Nadine Azemard , Philippe Maurine , Daniel Auvergne DCIS 2004 - 19th International Conference on Design of Circuits and Integrated Systems, Nov 2004, Bordeaux, France. pp.964-968 Communication dans un congrès lirmm-00108935v1
	Delay Bound Based CMOS Gate Sizing Technique Alexandre Verle , Xavier Michel , Philippe Maurine , Nadine Azemard , Daniel Auvergne ISCAS: International Symposium on Circuits and Systems, May 2004, Vancouver, BC, Canada. pp.189-192, ⟨10.1109/ISCAS.2004.1329494⟩ Communication dans un congrès lirmm-00108856v1
	Performance Metric Based Optimization Protocol Xavier Michel , Alexandre Verle , Philippe Maurine , Nadine Azemard , Daniel Auvergne PATMOS: Power And Timing Modeling, Optimization and Simulation, Sep 2004, Santorini, Greece. pp.100-109, ⟨10.1007/978-3-540-30205-6_12⟩ Communication dans un congrès lirmm-00108892v1
	CMOS Gate Sizing under Delay Constraint Alexandre Verle , Xavier Michel , Philippe Maurine , Nadine Azemard , Daniel Auvergne PATMOS: Power And Timing Modeling, Optimization and Simulation, Sep 2003, Torino, Italy. pp.60-69, ⟨10.1007/978-3-540-39762-5_8⟩ Communication dans un congrès lirmm-00244021v1
	Dimensionnement de Portes CMOS Sous Contrainte de Délai Alexandre Verle , Xavier Michel , Philippe Maurine , Nadine Azemard , Daniel Auvergne FTFC: Faible Tension - Faible Consommation, May 2003, Paris, France. pp.111-117 Communication dans un congrès lirmm-00269522v1
	Timing Performance Representation of a CMOS Standard Cell Library Benoit Lasbouygues , J. Schindler , Sylvain Engels , Philippe Maurine , Xavier Michel DCIS: Design of Circuits and Integrated Systems, Nov 2003, Ciudad Real, Spain. pp.83-88 Communication dans un congrès lirmm-00239460v1
	Metric Definition for Circuit Speed Optimization Xavier Michel , Alexandre Verle , Nadine Azemard , Philippe Maurine , Daniel Auvergne PATMOS: Power And Timing Modeling, Optimization and Simulation, Sep 2003, Turin, Italy. pp.451-460 Communication dans un congrès lirmm-00269568v1
	Metric Definition for Circuit Speed Optimization Xavier Michel , Alexandre Verle , Philippe Maurine , Nadine Azemard , Daniel Auvergne IWLS: International Workshop on Logic Synthesis, May 2003, Laguna Beach, CA, United States Communication dans un congrès lirmm-00269689v1
	Définition d'une Métrique d'Insertion de Buffers Xavier Michel , Alexandre Verle , Nadine Azemard , Philippe Maurine , Daniel Auvergne FTFC: Faible Tension - Faible Consommation, May 2003, Paris, France. pp.131-136 Communication dans un congrès lirmm-00269520v1
	Continuous Representation of the Performance of a CMOS Library Benoit Lasbouygues , J. Schindler , Sylvain Engels , Philippe Maurine , Xavier Michel ESSCIRC: European Solid-State Circuits Conference, Sep 2003, Estoril, Portugal. pp.595-598, ⟨10.1109/ESSCIRC.2003.1257205⟩ Communication dans un congrès lirmm-00239459v1
	Evaluation et Optimisation de Chemins Combinatoires Xavier Michel , Philippe Maurine , Nadine Azemard , Daniel Auvergne Colloque du GDR CAO de Circuits et Systèmes Intégrés, May 2002, Paris, France. pp.173-176 Communication dans un congrès lirmm-00269329v1
	Gate Speed Improvement at Minimal Power Dissipation Philippe Maurine , Xavier Michel , Nadine Azemard , Daniel Auvergne APPCAS: Asia-Pacific Conference on Circuits and Systems, Oct 2002, Denpasar, Bali, pp.278-282 Communication dans un congrès lirmm-00239453v1
	Metric Definition for Buffer Insertion Xavier Michel , Philippe Maurine , Nadine Azemard , Daniel Auvergne DCIS: Design of Circuits and Integrated Systems, Nov 2002, Santander, Spain. pp.307-312 Communication dans un congrès lirmm-00239458v1