Arnaud Virazel
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- arnaud-virazel
- IdRef : 068454724
- ISNI : 0000000139422532
- 0000-0001-7398-7107
Présentation
Enseignant-chercheur au **LIRMM** dans l’équipe de recherche **TEST**: Test and dEpendability of microelectronic integrated SysTems.
<https://www.lirmm.fr/recherche/equipes/test>
**Cours** :
<http://www.lirmm.fr/~virazel/COURS/index.php?dir=L1%20-%20HLEE202/Cours/>
**Researchgate** :
[https://www.researchgate.net/profile/Arnaud\_Virazel](https://www.researchgate.net/profile/Arnaud_Virazel)
Publications
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Improved Diagnosis Resolution without Physical InformationDELTA'08: International Symposium on Electronic Design, Test & Applications, Jan 2008, pp.210-215
Communication dans un congrès
lirmm-00260961v1
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Using TMR Architectures for Yield ImprovementDFT'08: 23rd IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, Oct 2008, pp.007-015
Communication dans un congrès
lirmm-00326901v1
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Impact of Technology Scaling on Defects and Parameter Deviations in Embedded SRAMsVLSI Test Symposium, Apr 2008, San Diego, California, United States. pp.336
Communication dans un congrès
lirmm-00324151v1
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Yield Improvement, Fault-Tolerance to the Rescue?IOLTS: International On-Line Testing Symposium, Jul 2008, Rhodes, Greece. pp.165-170, ⟨10.1109/IOLTS.2008.10⟩
Communication dans un congrès
lirmm-00303400v1
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Améliorer le rendement grâce aux structures tolérantes aux fautesJournées des Doctorants de l'Ecole Doctorale I2S, France
Communication dans un congrès
lirmm-00341806v1
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A Design-for-Diagnosis Technique for SRAM Write DriversDATE: Design, Automation and Test in Europe, Mar 2008, Munich, Germany. pp.1480-1485, ⟨10.1109/DATE.2008.4484883⟩
Communication dans un congrès
lirmm-00341796v1
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Analyse des capacités de test de générateurs intégrés produisant des vecteurs adjacentsColloque CAO de Circuits Intégrés et Systèmes, France. pp.88-91
Communication dans un congrès
lirmm-00345803v1
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Tolérer Plus pour Fabriquer PlusColloque GDR SoC-SiP, France
Communication dans un congrès
lirmm-00341812v1
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Utilisation de structures tolérantes aux fautes pour augmenter le rendementJNRDM 2008 - 11e Journées Nationales du Réseau Doctoral de Microélectronique, May 2008, Bordeaux, France
Communication dans un congrès
lirmm-00341811v1
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Test des Mémoires Flash Embarquées : Analyse de la perturbation entre cellules FloTOx voisines durant une phase de programmationJournées Nationales du Réseau Doctoral de Microélectronique, France
Communication dans un congrès
lirmm-00194274v1
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Embedded Flash TestingColloque du GDR SoC-SiP, Jun 2007, Paris, France
Communication dans un congrès
lirmm-00194277v1
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Resistive-Open Defect Influences in SRAM I/O CircuitryColloque du GDR SoC-SiP, Jun 2007, Paris, France
Communication dans un congrès
lirmm-00194282v1
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Un-Restored Destructive Write Faults due to Resistive-Open Defects in the Write Driver of SRAMsVTS 2007 - 25th IEEE VLSI Test Symposium, May 2007, Berkeley, CA, United States. pp.361-366, ⟨10.1109/VTS.2007.84⟩
Communication dans un congrès
lirmm-00155979v1
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A Concurrent Approach for Testing Address Decoder Faults in eFlash MemoriesITC'07: International Test Conference, paper 3.2
Communication dans un congrès
lirmm-00194260v1
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Electrical Simulation Model of the 2T-FLOTOX Core-Cell for Defect Injection and Faulty Behavior Prediction in eFlash MemoriesETS: European Test Symposium, May 2007, Freiburg, Germany. pp.77-82, ⟨10.1109/ETS.2007.20⟩
Communication dans un congrès
lirmm-00158543v1
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A Mixed Approach for Unified Logic DiagnosisDDECS'07: IEEE Design and Diagnostics of Electronic Circuits and Systems, Apr 2007, Krakow, Poland, pp.239-242
Communication dans un congrès
lirmm-00161643v1
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Méthode de diagnostic unifiée pour circuits intégrés numériquesColloque du GDR SoC-SiP, Jun 2007, Paris, France
Communication dans un congrès
lirmm-00194285v1
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Dynamic Two-Cell Incorrect Read Fault due to Resistive-Open Defects in the Sense Amplifiers of SRAMsETS: European Test Symposium, May 2007, Freiburg, Germany. pp.97-104, ⟨10.1109/ETS.2007.19⟩
Communication dans un congrès
lirmm-00158116v1
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Slow Write Driver Faults in 65nm SRAM Technology: Analysis and March Test SolutionDATE: Design, Automation and Test in Europe, Apr 2007, Nice, France. pp.528-533, ⟨10.1109/DATE.2007.364647⟩
Communication dans un congrès
lirmm-00187037v1
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Influence of Threshold Voltage Deviations on 90nm SRAM Core-Cell BehaviorATS 2007 - 16th IEEE Asian Test Symposium, Oct 2007, Beijing, China. pp.501-504, ⟨10.1109/ATS.2007.121⟩
Communication dans un congrès
lirmm-00179276v1
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Retention and Reliability Problems in Embedded Flash Memories: Analysis and Test of Defective 2T-FLOTOX Tunnel WindowVTS'07: 25th IEEE VLSI Test Symposium, May 2007, Berkeley, CA (USA), pp.47-52
Communication dans un congrès
lirmm-00151034v1
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DERRIC: A Tool for Unified Logic DiagnosisETS: European Test Symposium, May 2007, Freiburg, Germany. pp.13-18, ⟨10.1109/ETS.2007.16⟩
Communication dans un congrès
lirmm-00155993v1
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Fast Bridging Fault Diagnosis using Logic InformationATS: Asian Test Symposium, Oct 2007, Beijing, China. pp.33-38
Communication dans un congrès
lirmm-00179259v1
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Test et testabilité de structures numériques tolérantes aux fautesColloque du GDR SoC-SiP, Jun 2007, Paris, France
Communication dans un congrès
lirmm-00194278v1
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Diagnostic Multi-Modèles des Circuits LogiquesMAJECSTIC'06: Manifestation des Jeunes Chercheurs STIC, Nov 2006, Lorient, France
Communication dans un congrès
lirmm-00136876v1
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Méthode unifiée de diagnostic ciblant l'ensemble des modèles de fautesJNRDM: Journées Nationales du Réseau Doctoral de Microélectronique, May 2006, Rennes, France
Communication dans un congrès
lirmm-00136841v1
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Structural-Based Power-Aware Assignment of Don't Cares for Peak Power Reduction during Scan TestingVLSI-SOC'06: 14th IFIP WG 10.5 International Conference on Very Large Scale Integration and System-on-Chip, Oct 2006, Nice (France), pp.403-408
Communication dans un congrès
lirmm-00108141v1
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Unified Diagnostic Method Targeting Several Fault ModelsVLSI-SOC'06: 14th IFIP WG 10.5 International Conference on Very Large Scale Integration and System-on-Chip, Oct 2006, Nice, pp.53-55
Communication dans un congrès
lirmm-00136869v1
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Technique Structurelle d'Affectation des Bits Non Spécifiés en Vue d'une Réduction de la Puissance de Pic Pendant le Test SérieJNRDM: Journées Nationales du Réseau Doctoral de Microélectronique, May 2006, Rennes, France
Communication dans un congrès
lirmm-00136838v1
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Power-Aware Test Data Compression for Embedded IP CoreATS 2006 - 15th IEEE Asian Test Symposium, Nov 2006, Fukuoka, Japan. pp.5-10, ⟨10.1109/ATS.2006.66⟩
Communication dans un congrès
lirmm-00116832v1
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Unified Framework for Logic DiagnosisEWDTW: East-West Design & Test Workshop, Sep 2006, Sochi, Russia. pp.47-52
Communication dans un congrès
lirmm-00096211v1
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Embedded Flash Testing: Overview and PerspectivesDTIS: Design and Technology of Integrated Systems in Nanoscale Era, Sep 2006, Tunis, Tunisia. pp.210-215
Communication dans un congrès
lirmm-00093665v1
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Low Power TestingWRTLT'06: 7th Workshop on RTL and High Level Testing, Nov 2006, Fukuoka, pp.4
Communication dans un congrès
lirmm-00116819v1
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Minimizing Peak Power Consumption during Scan Testing: Structural Technique for Don't Care Bits AssignmentPRIME'06: Conference on Ph.D. Research in Microelectronics and Electronics, Jun 2006, Otranto, Italy, pp.65-68
Communication dans un congrès
lirmm-00137614v1
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An Overview of Failure Mechanisms in Embedded Flash MemoriesVTS'06: VLSI Test Symposium, Apr 2006, Berkeley, CA, United States. pp.108-113
Communication dans un congrès
lirmm-00102761v1
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Minimizing Peak Power Consumption during Scan Testing: Test Pattern Modification with X Filling HeuristicsDTIS: Design and Technology of Integrated Systems in Nanoscale Era, Sep 2006, Tunis, Tunisia. pp.359-364
Communication dans un congrès
lirmm-00093690v1
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Analyse et Réduction de la Puissance de Pic durant le Test SérieJNRDM 2005 - 8e Journées Nationales du Réseau Doctoral de Microélectronique, May 2005, Paris, France
Communication dans un congrès
lirmm-00106528v1
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Peak Power Consumption During Scan Testing: Issue, Analysis and Heuristic SolutionDDECS'05: IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, Apr 2005, Sopron, Hungary. pp.151-159
Communication dans un congrès
lirmm-00105990v1
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Controlling Peak Power Consumption During Scan Testing: Power-Aware DfT and Test Set PerspectivesPATMOS: Power And Timing Modeling, Optimization and Simulation, Sep 2005, Leuven, Belgium. pp.540-549, ⟨10.1007/11556930_55⟩
Communication dans un congrès
lirmm-00106111v1
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Power-Aware Scan Testing for Peak Power ReductionVLSI-SOC'05: IFIP International Conference on Very Large Scale Integration, Oct 2005, Perth, Australia. pp.441-446
Communication dans un congrès
lirmm-00106112v1
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Design of Routing-Constrained Low Power Scan ChainsDATE: Design, Automation and Test in Europe, Feb 2004, Paris, France. pp.62-67, ⟨10.1109/DATE.2004.1268828⟩
Communication dans un congrès
lirmm-00108836v1
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Design of Routing-Constrained Low Power Scan ChainsDELTA: Electronic Design, Test and Applications, Jan 2004, Perth, Australia. pp.287-292, ⟨10.1109/DELTA.2004.10009⟩
Communication dans un congrès
lirmm-00108833v1
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On Using Efficient Test Sequences for BISTVTS: VLSI Test Symposium, 2002, Monterey, CA, United States. pp.145-150
Communication dans un congrès
lirmm-00268499v1
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Test Intégré de Circuits Digitaux : Comparaison de deux types de Séquences de TestJournées des Doctorants, École Doctorale I2S, 2001, Montpellier, France. pp.158-160
Communication dans un congrès
lirmm-00345806v1
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On Hardware Generation of Random Single Input Change TestETW: European Test Workshop, May 2001, Saltsjöbaden, Sweden. pp.117-123
Communication dans un congrès
lirmm-00345801v1
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Test Intégré de Circuits Digitaux : Etude Comparative de l'Efficacité de deux types de Séquences de TestJNRDM: Journées Nationales du Réseau Doctoral de Microélectronique, LIRMM; CEM2, May 2000, Montpellier, France. pp.86-87
Communication dans un congrès
lirmm-00345804v1
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Comparison between Random and Pseudo-Random Generation for BIST of Delay, Stuck-at and Bridging FaultsIOLTW: International On-Line Testing Workshop, Jul 2000, Palma de Mallorca, Spain. pp.121-161, ⟨10.1109/OLT.2000.856623⟩
Communication dans un congrès
lirmm-00345800v1
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Delay Fault Testing: Choosing Between Random SIC and Random MIC Test SequencesETW: European Test Workshop, May 2000, Cascais, Portugal. pp.09-14, ⟨10.1109/ETW.2000.873772⟩
Communication dans un congrès
lirmm-00345799v1
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A BIST Structure to Test Delay Faults in a Scan EnvironmentATS: Asian Test Symposium, Dec 1998, Singapore, Singapore. pp.435-439
Communication dans un congrès
lirmm-00345798v1
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SoC Yield Improvement for Future Nanoscale TechnologiesETS 2009 - 14th IEEE European Test Symposium | PhD Forum, May 2009, Sevilla, Spain. 2009
Poster de conférence
lirmm-00433798v1
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SoC Yield Improvement: Redundant Architectures to the RescueITC'2008: International Test Conference, Oct 2008, Santa Clara, CA, United States. IEEE, pp.7, 2008
Poster de conférence
lirmm-00341799v1
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Structural Power-Aware Assignment of Xs for Peak Power Reduction during Scan TestingETS: European Test Symposium, May 2006, Southampton, United Kingdom. 11th IEEE European Test Symposium, 2006
Poster de conférence
lirmm-00134781v1
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Scan Cell Reordering for Peak Power Reduction during Scan Test CyclesVLSI-Soc: From Systems to Silicon, pp.267-281, 2007, 978-0-387-73661-7
Chapitre d'ouvrage
lirmm-00194261v1
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Random Adjacent Sequences: An Efficient Solution for Logic BISTSOC Design Methodologies, 90, Kluwer, pp.413-424, 2002, IFIP — The International Federation for Information Processing, 978-1-4757-6530-4. ⟨10.1007/978-0-387-35597-9_35⟩
Chapitre d'ouvrage
lirmm-00345802v1
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Contrat NanoTEST 2A702, Programme CEE MEDEA+2006
Autre publication scientifique
lirmm-00130758v1
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Contrat NanoTEST 2A702 - Programme CEE MEDEA+2006
Autre publication scientifique
lirmm-00102699v1
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Contrat NanoTEST 2A702, Programme CEE MEDEA +2006
Autre publication scientifique
lirmm-00130759v1
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