- 5
- 2
- 1
Alban Bourge
8
Documents
Identifiants chercheurs
- alban-bourge
- IdRef : 199376557
Présentation
**Current project**
-------------------
I currently work as a R&D ingineer at Atos. I am part of a hardware design teams involved in the EPI project (https://www.european-processor-initiative.eu/). More specifically, I develop part of a NoC that should be on a chip.
**Past Research**
------------------
I was post-doctorate researcher in the SLS team of TIMA laboratory. I worked under the supervision of Frédéric Pétrot on ternary neural networks. More precisely, we designed special architecture for hardware acceleration that has state of the art characteristics for area, power consumption, throughput and accuracy.
I obtained my PhD in TIMA laboratory, Grenoble, France in november, 2016. The topic is about context-switching hardware tasks running on FPGAs. For this purpose, I developed a plugin named CP3 [(available here)](http://tima.imag.fr/sls/research-projects/cp3/) for an HLS tool named AUGH [(see here for more information)](http://tima.imag.fr/sls/research-projects/augh/). A platform named VALZY, presented in conference, demontrates the validity of the flow. I worked under the supervision of Olivier Muller and Frédéric Rousseau.
**Teaching**
------------
### Ensimag (2013-2016)
http://ensimag.grenoble-inp.fr/
- [Computer architecture : numeric circuits and architectural basis](http://ensimag.grenoble-inp.fr/cursus-ingenieur/architecture-circuits-num-eacute-riques-et-eacute-l-eacute-ments-d-architecture-3mmarchi-412211.kjsp?RH=IMA_Enseignements "3MMARCHI")
32h/year - tutorials and lab work
- [Design and usage of processors](http://ensimag.grenoble-inp.fr/cursus-ingenieur/conception-et-exploitation-des-processeurs-3mmcep-385933.kjsp?RH=IMA_Enseignements "3MMCEP")
32h/year - supervised projects, tutorials and lab work
**Projet actuel**
-----------------
Je travaille actuellement en tant qu'ingénieur R&D chez Atos. Je fais partie d'une équipe d'architecture matérielle pour le projet EPI (https://www.european-processor-initiative.eu/). Je développe des éléments constitutifs d'un NoC qui doit aboutir à la fabrication d'une puce.
**Recherche passée**
---------------------
En post-doctorat dans l'équipe SLS du laboratoire TIMA en 2017, j'ai travaillé avec Frédéric Pétrot sur des réseaux de neurones ternaires. Plus particulièrement, nous avons mis au point des architectures neuronales pour accelerateur matériel qui présentent des caractéristiques à l'état de l'art en surface, consommation, débit et précision.
Avant cela, j'ai obtenu mon doctorat en novembre 2016. Le sujet de celui-ci concerne une technique de changement de contexte pour tâches matérielles s'éxectuant sur FPGA. Afin de démontrer l'utilité et la fonctionnalité de la technique mise au point, j'ai développé un outil appelé CP3 ([disponible ici](http://tima.imag.fr/sls/research-projects/cp3/)). CP3 est un plugin pour l'outil de synthèse de haut niveau AUGH ([visitez cette page pour plus d'informations](http://tima.imag.fr/sls/research-projects/augh/)). Une plateforme de démonstration, présentée en conférence, démontre la validité du flot de conception. J'ai travaillé sous la direction d'Olivier Muller et Frédéric Rousseau.
**Enseignement**
----------------
### Ensimag (2013-2016)
http://ensimag.grenoble-inp.fr/
- [Architecture : circuits numériques et éléments d'architecture](http://ensimag.grenoble-inp.fr/cursus-ingenieur/architecture-circuits-num-eacute-riques-et-eacute-l-eacute-ments-d-architecture-3mmarchi-412211.kjsp?RH=IMA_Enseignements "3MMARCHI")
32h/an - TD, TP
- [Conception et exploitation des processeurs](http://ensimag.grenoble-inp.fr/cursus-ingenieur/conception-et-exploitation-des-processeurs-3mmcep-385933.kjsp?RH=IMA_Enseignements "3MMCEP")
32h/an - projet, TD, TP
Publications
- 2
- 2
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 8
- 7
- 3
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 1
- 2
- 1
|
Efficient Decompression of Binary Encoded Balanced Ternary SequencesIEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2019
Article dans une revue
hal-02103214v1
|
|
Efficient Decompression of Binary Encoded Balanced Ternary SequencesIEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2019, 27 (8), pp.1962-1966. ⟨10.1109/tvlsi.2019.2906678⟩
Article dans une revue
hal-02108549v1
|
|
High-Efficiency Convolutional Ternary Neural Networks with Custom Adder Trees and Weight CompressionACM Transactions on Reconfigurable Technology and Systems (TRETS), 2018, Special Issue on Deep learning on FPGAs, 11 (3), pp.1-24. ⟨10.1145/3294768⟩
Article dans une revue
hal-01686718v2
|
Hardware-friendly AI algorithms: Ternary Neural NetworksHiPEAC Computing Systems Week (HiPEAC 2021), Oct 2021, Lyon (virtuel), France
Communication dans un congrès
hal-03417446v1
|
|
High-Throughput and High-Accuracy Classification with Convolutional Ternary Neural NetworksInternational Workshop on Highly Efficient Neural Processing (HENP'2018), Oct 2018, Torino, Italy
Communication dans un congrès
hal-01922342v1
|
|
High-Throughput Ternary CNN on FPGA: Low Level Optimizations and Compression18th International Forum on MPSoC (MPSoC'2018), Jul 2018, Snowbird, UTAH, United States
Communication dans un congrès
hal-01922338v1
|
|
|
Scalable High-Performance Architecture for Convolutional Ternary Neural Networks on FPGAField Programmable Logic and Applications (FPL), 2017 27th International Conference on, Sep 2017, Gent, Belgium
Communication dans un congrès
hal-01563763v1
|
|
HLS-Based Methodology for Fast Iterative Development Applied to Elliptic Curve Arithmetic2016 Euromicro Conference on Digital System Design (DSD), 2016, Limassol, Cyprus. pp.511-518, ⟨10.1109/DSD.2016.51⟩
Communication dans un congrès
hal-01389247v1
|